јппаратные интерфейсы ѕ 


ћикросхемы асинхронных приемопередатчиков - часть 5


Х       01 Ч 4 байта;


66________________________ √лава 2. ѕоследовательный интерфейс Ч —ќћ-порт

Х       10 -8 байт;

Х       11-14 байт.

¶     Ѕиты [5:4] зарезервированы.

¶     Ѕит 3 Ч разрешение операций DMA.

¶     Ѕит 2 - RESETTF (Reset Transmitter FIFO) - сброс счетчика FIFO-передат­

чика (записью единицы; сдвигающий регистр не сбрасываетс€).

¶     Ѕит 1 Ч RESETRF (Reset Receiver FIFO) Ч сброс счетчика FIFO-приемника (за­писью единицы; сдвигающий регистр не сбрасываетс€).

¶     Ѕит 0 Ч TRFIFOE (Transmit And Receive FIFO Enable) Ч разрешение (едини­цей) режима FIFO дл€ передатчика и приемника. ѕри смене режима FIFO-буферы автоматически очищаютс€.

LCR Ч регистр управлени€ линией (настройки параметров канала). Ќиже описано назначение бит регистра LCR.

¶     Ѕит 7 Ч DLAB (Divisor Latch Access Bit) Ч управление доступом к делителю частоты.

¶     Ѕит 6 Ч BRCON (Break Control) Ч формирование обрыва линии (посылка ну­лей) при BRCON=1.

¶     Ѕит 5 Ч STICPAR (Sticky Parity) Ч принудительное формирование бита па­ритета:

Х       0 Ч контрольный бит генерируетс€ в соответствии с паритетом выводимо­го символа;

Х       1 Ч посто€нное значение контрольного бита: при EVENPAR=1 Ч нулевое, при EVENPAR=0 Ч единичное.

¶     Ѕит 4 Ч EVE N PAR (Even Parity Select) Ч выбор типа контрол€: 0 Ч нечетность, 1 Ччетность.

¶     Ѕит 3 Ч PAREN (Parity Enable) Ч разрешение контрольного бита:

Х       1 Ч контрольный бит (паритет или посто€нный) разрешен;

Х       0 Ч контрольный бит запрещен.

¶†† Ѕит 2 Ч STOP ¬ (Stop Bits) Ч количество стоп-бит:

Х       0Ч1 стоп-бит;




Ќачало  Ќазад  ¬перед



 нижный магазин